Cyfrowy oscyloskop- analizator stanów logicznych cz.1.pdf

Cyfrowy oscyloskop/analizator stanów logicznych

Cyfrowy

oscyloskop/analizator

stanów logicznych,

część 1

AVT−529

O oscyloskopach cyfrowych

juø wielokrotnie pisaliúmy na

³amach Elektroniki

Praktycznej. Prezentowaliúmy

projekty zarÛwno

zaawansowane technicznie

i†kosztowne w realizacji -

komercyjne, jak i†tanie,

o†prostej budowie - dla

elektronikÛw amatorÛw.

W†projekcie przedstawionym

w†artykule starano siÍ

zastosowaÊ niektÛre

rozwi¹zania konstrukcyjne

tych pierwszych zachowuj¹c

dostÍpnoúÊ i walory

edukacyjne tych drugich.

Rekomendacje :

zaawansowany technicznie

przyrz¹d umoøliwi wszystkim

konstruktorom poznanie

najnowszych rozwi¹zaÒ

konstrukcyjnych oscyloskopÛw

cyfrowych.

Wartoúci parametrÛw i cechy

funkcjonalne prezentowanego oscy-

loskopu pozwalaj¹ zaliczyÊ go do

przyrz¹dÛw tanich i†dobrych.

Oscyloskop jest wyposaøony

w†cztery kana³y o†8-bitowej roz-

dzielczoúci (w†osi Y)†i czÍstotli-

woúci prÛbkowania 100†MHz. Kaø-

dy z†kana³Ûw moøe byÊ niezaleø-

nie zamieniony w†8-bitowy anali-

zator stanÛw logicznych. Godna

uwagi jest duøa pojemnoúÊ pamiÍ-

ci prÛbek (po 64k prÛbek na

kana³). Uk³ad wyzwalania jest

w†pe³ni cyfrowy, co gwarantuje

powtarzalnoúÊ wyúwietlania wyni-

kÛw. Przyrz¹d wspÛ³pracuje

z†komputerem przez port RS232

i†wymaga pojedynczego napiÍcia

zasilania 5†V. Zosta³ zaprojekto-

wany tak, aby zapewniÊ moøli-

woúci jego rozbudowy (ma budo-

wÍ modu³ow¹).

W†tej czÍúci artyku³u zostanie

omÛwiona budowa oscyloskopu

cyfrowego.

Poniewaø ADC prÛbkuje sygna³

wejúciowy, moøe wyst¹piÊ zjawis-

ko aliasingu . Polega ono na tym,

øe z†jednego zestawu prÛbek moø-

na odtworzyÊ nieskoÒczenie wiele

rÛønych sygna³Ûw. Dla przyk³adu,

na rys. 1 przedstawiono dwa

moøliwe przebiegi sinusoidalne

skonstruowane w†oparciu o†ten

sam zestaw prÛbek sygna³u.

Okazuje siÍ jednak, øe jeøeli

wiadomo, øe sygna³ wejúciowy

nie zawiera³ øadnej sk³adowej

o†czÍstotliwoúci wyøszej niø po³o-

wa czÍstotliwoúci prÛbkowania, to

istnieje dok³adnie jedna moøli-

woúÊ odtworzenia tego sygna³u

z†prÛbek. Z†tego wynika, øe jeøeli

przed prÛbkowaniem zostan¹ od-

filtrowane z†sygna³u wejúciowego

wszystkie sk³adowe o†czÍstotliwoú-

ci wiÍkszej od po³owy czÍstotli-

woúci prÛbkowania, to istnieje

pewnoúÊ jednoznacznego odtwo-

rzenia kszta³tu sygna³u wejúcio-

wego. To uzasadnia wprowadze-

nie do uk³adu oscyloskopu kolej-

nego bloku do proponowanego

schematu, a†mianowicie filtru AA

( antialias filter ). Niestety, przy

100 MHz ten filtr realizuje siÍ

w†technice w†pe³ni analogowej

(poniewaø jego cyfrowa realizacja

wymaga³aby prÛbkowania sygna³u

wejúciowego z†jeszcze wiÍksz¹

czÍstotliwoúci¹). Co za tym idzie,

trudne jest skonstruowanie bloku

o†duøym t³umieniu powyøej

Jak dzia³a oscyloskop

cyfrowy

Podstawowym elementem kaøde-

go cyfrowego systemu pomiarowego,

w†tym i†oscyloskopu, jest przetwor-

nik analogowo-cyfrowy (ADC - Ana-

log to Digital Converter ).

W†prezentowanym oscyloskopie

uk³ad ADC moøe byÊ zast¹piony

blokiem wejúÊ cyfrowych w†celu

zapamiÍtywania stanÛw logicznych.

Elektronika Praktyczna 10/2003

P R O J E K T Y

Cyfrowy oscyloskop/analizator stanów logicznych

Rys. 1. Ilustracja zjawiska aliasingu

przy nieodpowiedniej częstotliwości

próbkowania

datku, korzystanie z†magistrali

komputera wymaga³oby skonstru-

owania karty (wk³adanej do obu-

dowy komputera) zgodnej z†dosyÊ

skomplikowanym standardem PCI.

Z†tego jednoznacznie wynika, øe

prÛbki naj³atwiej jest przechowy-

waÊ w†pamiÍci znajduj¹cej siÍ

niedaleko ADC. W†pierwszej chwi-

li nasuwa siÍ pomys³ wykorzys-

tania pamiÍci kolejkowej FIFO

( First In, First Out ). Moøna by

w³¹czaÊ wstawianie danych do

kolejki przez jakiú czas po wy-

zwoleniu oscyloskopu. Niestety,

takie rozwi¹zanie pozbawi³oby os-

cyloskop cyfrowy jednej z†jego

istotnych zalet: moøliwoúci przeú-

ledzenia, co dzia³o siÍ przed

momentem wyzwolenia. Dlatego

w†przedstawionym projekcie za-

proponowano uøycie zwyk³ej pa-

miÍci statycznej RAM, jaka np.

by³a uøywana w†pamiÍci podrÍcz-

nej ( cache ) procesorÛw klasy Pen-

tium. Dane s¹ zapisywane do

pamiÍci w†sposÛb ci¹g³y przed

wyzwoleniem, a†takøe przez okreú-

lony czas po nim.

Korzystanie z†takiej pamiÍci

nieco komplikuje uk³ad steruj¹cy,

wymaga bowiem, aby oprÛcz syg-

na³Ûw zapisu by³y generowane

adresy.

Zdecydowano siÍ wykorzystaÊ

typow¹ pamiÍÊ statyczn¹, a†nie

dwuportow¹. Ten wybÛr by³ po-

dyktowany cen¹ pamiÍci dwupor-

towych o†krÛtkim czasie dostÍpu

i duøej†pojemnoúciach.

Poza omÛwionymi blokami,

kaødy oscyloskop musi zawieraÊ

uk³ad wyzwalaj¹cy. Musi on

umoøliwiaÊ co najmniej wybÛr

zbocza, na ktÛrym oscyloskop zo-

stanie wyzwolony, a†takøe przy-

najmniej zgrubny wybÛr poziomu

wyzwalania. To, czy wyzwalanie

zostanie zaimplementowane

w†dziedzinie cyfrowej, czy analo-

gowej, zaleøy od projektanta. Za-

let¹ cyfrowej metody wyzwalania

jest precyzja i†powtarzalnoúÊ.

W†oscyloskopie wprowadzo-

no†moøliwoúÊ oddzielnego wyzwa-

lania w kaødym z†kana³Ûw, a†tak-

øe wyboru wzorca bitÛw ( bit

pattern ) zamiast poziomu i†zbo-

cza, przy ktÛrym nast¹pi wyzwo-

lenie. Jest to konieczne w†przy-

padku rejestracji stanÛw logicz-

nych. Uk³ad wyzwalania jest jed-

nym z†bardziej z³oøonych blokÛw

oscyloskopu.

Na koniec naleøy przypomnieÊ

o†roli zegara w†oscyloskopie cyf-

rowym. Sygna³ zegara jest ko-

nieczny we wszystkich blokach

uk³adu: od przetwornika analogo-

wo-cyfrowego po bufor prÛbek.

Poniewaø szum fazowy zegara

(niewielkie przesuniÍcia w czasie

aktywnych zboczy w†czasie, czÍs-

to okreúlane mianem jittera ) jest

w†szybkich uk³adach istotn¹ sk³a-

dow¹ ca³kowitego szumu (m.in.

poprzez nierÛwnomiernoúÊ roz³o-

øenia prÛbek ADC), a†nawet moøe

spowodowaÊ nieprawid³owe dzia-

³anie uk³adu przez skrÛcenie nie-

ktÛrych cykli zegara ( rys. 2 ), to

zarÛwno wybÛr uk³adu taktuj¹ce-

go, jak i†prowadzenie sygna³u ze-

gara powinno byÊ dokonywane

z†najwyøsz¹ uwag¹.

Dobrej jakoúci zegar powinien

takøe mieÊ kontrolowane przesu-

niÍcie fazy miÍdzy blokami uk³a-

du ( clock skew ). Zignorowanie

tego wymagania moøe spowodo-

waÊ, øe aktywne zbocze sygna³u

zegara przybÍdzie do przerzutni-

kÛw np. o†1†ns pÛüniej niø dane,

co moøe spowodowaÊ przek³ama-

nia wartoúci niektÛrych bitÛw.

Schemat blokowy oscyloskopu

cyfrowego przedstawiono na rys.

3 . Wyraünie widaÊ, øe moøna na

nim wyrÛøniÊ bloki uk³adÛw ana-

logowych i†bloki cyfrowe. Takie

rozrÛønienie jest konieczne, po-

niewaø do blokÛw analogowych

stosuj¹ siÍ inne zasady projekto-

wania niø do cyfrowych. Uk³ady

cyfrowe generuj¹ szum w.cz.

w†zwi¹zku ze stromymi zboczami

50†MHz i†ma³ym t³umieniu poni-

øej 50 MHz, zatem dopuszczono

istnienie szerokiego pasma przej-

úciowego i†ograniczono uøyteczne

pasmo oscyloskopu do 35 MHz.

Od oscyloskopu oczekuje siÍ,

øe umoøliwi prowadzenie pomia-

rÛw w†szerokim zakresie napiÍÊ.

Uk³ady ADC pracuj¹ce przy 100

MHz rzadko maj¹ wbudowany

wzmacniacz o†programowalnym

wzmocnieniu (PGA, Programmab-

le Gain Amplifier ), trzeba wiÍc

taki wzmacniacz dodaÊ. Blok PGA

jest umieszczony przed filtrem

AA. PowÛd takiego postÍpowania

jest nastÍpuj¹cy: filtr AA zawiera

elementy aktywne, a†co za tym

idzie moøe wprowadzaÊ znie-

kszta³cenia nieliniowe przy ma-

³ych sygna³ach. Ponadto, kaødy

blok dodaje do sygna³u pewne

szumy. Jeøeli sygna³ jest ma³y, to

stosunek szumu do sygna³u jest

stosunkowo duøy, a szumy†s¹

wzmacniane razem z†sygna³em.

Za przetwornikiem ADC znaj-

duj¹ siÍ ìczystoî cyfrowe bloki

oscyloskopu i†to od nich zaleø¹

moøliwoúci funkcjonalne oscylos-

kopu. Przy ma³ych czÍstotliwoú-

ciach prÛbkowania (<1 MHz) moø-

na stosowaÊ do tego celu mikro-

kontrolery b¹dü wrÍcz bezpoúred-

nio pod³¹czyÊ przetwornik do

komputera PC. Niestety, te tanie

i†proste rozwi¹zania (jak na przy-

k³ad oscyloskop opisany w†EP9/

2003) nie mog¹ byÊ wykorzystane

przy prÛbkowaniu z†czÍstotliwoú-

ci¹ 100 MHz, bowiem wymagana

szybkoúÊ transferu danych z†ADC

jest ogromna.

Opisywany w†artykule oscylo-

skop gromadzi paczki danych po

32 bity co 10 ns, co daje ³¹cznie

3,2 Gb/s wymaganej przepusto-

woúci. Naleøy podkreúliÊ, øe øa-

den standard magistrali w†kompu-

terze PC nie jest w†stanie utrzy-

maÊ takiego transferu przez d³uø-

szy czas. Na przyk³ad, maksymal-

na przepustowoúÊ magistrali PCI33

wynosi zaledwie 1,0 Gb/s. W†do-

Rys. 2. Szum fazowy ( jitter ) zegara

Elektronika Praktyczna 10/2003

Cyfrowy oscyloskop/analizator stanów logicznych

Rys. 3. Schemat blokowy oscyloskopu

sygna³Ûw. Ten szum czÍsto pro-

paguje siÍ przez obwody zasila-

nia. W†projekcie kaødy z†blokÛw

umieszczono na oddzielnej p³ytce

z†oddzielnym zasilaniem, dziÍki

czemu wraøliwe uk³ady analogo-

we s¹ odseparowane od ürÛde³

szumu.

V). Prze³¹czniki zosta³y zrealizo-

wane za pomoc¹ jednego uk³adu

ADG333 firmy Analog Devices.

Nie wykorzystano wbudowanego

w†te uk³ady ogranicznika sygna³u,

poniewaø filtr antialiasingowy,

znajduj¹cy siÍ za wzmacniaczem

PGA, pracuje przy pe³nym zakre-

sie napiÍÊ zasilania i†nie ma

potrzeby ograniczania sygna³u

przed filtrem.

Przetwornik analogowo-cyfrowy

FunkcjÍ ADC pe³ni uk³ad po-

dwÛjnego, 8-bitowego przetworni-

ka AD9288BST-100. Zawiera on

w†swojej strukturze uk³ad prÛbku-

j¹co-pamiÍtaj¹cy. SzczegÛln¹ cech¹

uk³adu AD9288 jest niski pobÛr

mocy (90 mW na kana³) i poje-

dyncze napiÍcie zasilania 3,3 V.

Dane wyjúciowe przetwornika

mog¹ byÊ w†formacie uzupe³nie-

nia do 2†(-128...127) lub natural-

nego kodu binarnego (0...255).

Wybrano pierwszy format, dziÍki

czemu dane wyjúciowe naturalnie

odpowiadaj¹ bipolarnemu prze-

biegowi na wejúciu ADC.

Po³¹czenie z†komputerem

Poniewaø karta oscyloskopu nie

zosta³a wyposaøona w†wyúwiet-

lacz, funkcje interfejsu graficznego

uøytkownika musz¹ byÊ zrealizo-

wane na do³¹czonym do oscylo-

skopu komputerze. Karta oscylos-

kopu komunikuje siÍ z†systemem

nadrzÍdnym przez port RS232.

PomiÍdzy matryc¹ FPGA zbiera-

j¹c¹ prÛbki i†magistral¹ I 2 C†steru-

j¹c¹ uk³adami analogowymi a†por-

tem RS232 poúredniczy wbudowa-

ny w†urz¹dzenie mikrokontroler.

Filtr antialiasingowy

W filtrze antialiasingowym

zastosowano szczegÛlnego typu

wzmacniacz, ktÛry nie by³ dot¹d

przedstawiany na ³amach EP. Jest

to wzmacniacz w†pe³ni rÛønico-

wy, a†wiÍc taki, ktÛry oprÛcz

rÛønicowego wejúcia jest takøe

wyposaøony w†rÛønicowe wyjúcie.

Potencja³ úrodkowy (odpowiadaj¹-

cy w†klasycznym wzmacniaczu

rÛønicowym wyjúciu zerowemu)

moøna ustawiÊ przez pod³¹czenie

jednej z†nÛøek do ürÛd³a napiÍcia

odniesienia. Wykorzystanie takie-

go elementu by³o podyktowane

wyborem ADC. Zastosowany prze-

twornik analogowo-cyfrowy wy-

maga rÛønicowego sygna³u na wej-

úciu. Wzmacniacz w†pe³ni rÛøni-

cowy jest wiÍc idealnym rozwi¹-

zaniem.

Filtr AA jest zbudowany w

oparciu o†wzmacniacz THS4150

firmy Texas Instruments. Jest to

filtr aktywny trzeciego rzÍdu. Jed-

noczeúnie obwÛd ten wprowadza

12 dB t³umienia (napiÍciowo -

cztery razy), tak øe sygna³ z†po-

ziomu -12...+12 V†jest zmniejszany

do poziomu -3...+3 V, bezpiecz-

nego dla przetwornika ADC.

Wejúcia cyfrowe

Wejúcia cyfrowe s¹ po³¹czone

z†uk³adem poprzez dwa 16-bitowe

translatory poziomÛw IDT

74LVC16240. Poniewaø ca³y uk³ad

cyfrowy jest zasilany napiÍciem

3,3 V, a†wiele sygna³Ûw spotyka-

nych w†typowych uk³adach ma

poziomy np. TTL, taki uk³ad

poúrednicz¹cy jest konieczny. Od-

biorniki uk³adu 74LVC16240 mog¹

pracowaÊ zarÛwno przy napiÍciu

5 V jak i 3,3 V (jest to cecha

wszystkich uk³adÛw wykonanych

Realizacja blokÛw

Wzmacniacz o†programowalnym

wzmocnieniu (PGA)

G³Ûwnym elementem wzmac-

niacza PGA jest uk³ad scalony

THS7002 firmy Texas Instruments.

Jest to dwukana³owy PGA z†przed-

wzmacniaczem o paúmie 70 MHz

(schemat blokowy pokazano na

rys. 4 ).

Uk³ad THS7002 pozwala na

t³umienie sygna³u w†zakresie do

22 dB lub wzmocnienie do 20 dB.

Dodatkowo umieszczono na p³yt-

ce uk³ad pozwalaj¹cy na prze³¹-

czanie wzmocnienia przedwzmac-

niacza miÍdzy 0†dB a†40 dB, co

³¹cznie daje maksymalne wzmoc-

nienie 60 dB (napiÍciowo 1000V/

Rys. 4. Schemat jednego kanału

układu THS7002

Elektronika Praktyczna 10/2003

Cyfrowy oscyloskop/analizator stanów logicznych

Rys. 5. Schemat blokowy systemu wyzwalania

w†technologii LVCMOS), co za-

pewnia poø¹dan¹ elastycznoúÊ

korzystania z oscyloskopu pracu-

j¹cego w†trybie rejestratora-anali-

zatora stanÛw logicznych.

sygna³em tryb ). Wyzwalanie wzor-

cem bitÛw wymaga okreúlenia,

ktÛre bity s¹ istotne ( maska ) oraz

wartoúci, przy jakich uk³ad ma

zostaÊ wyzwolony ( wartoúÊ ). Sto-

sunkowo rzadko spotykan¹ wúrÛd

analizatorÛw cech¹, w†jak¹ wypo-

saøono uk³ad wyzwalania, jest

zdolnoúÊ do negacji warunku wy-

zwalania tak, øe jest moøliwe

reagowanie nie tylko na pojawie-

nie siÍ odpowiedniej sekwencji

bitÛw na wejúciu oscyloskopu, ale

takøe na jej znikniÍcie.

Wyzwalanie zboczem jest wy-

konywane nastÍpuj¹co: wartoúÊ

sygna³u wejúciowego jest porÛw-

nywana z†zadanym progiem wy-

zwalania. Zbocze jest wybierane

przy uøyciu bramki ExOR. Sygna³

wyjúciowy bramki okreúla, czy

dana na wejúciu jest mniejsza, czy

wiÍksza od progu. Jest on opÛü-

niany o†jeden cykl zegara (DT).

Wartoúci: opÛüniona i†bieø¹ca s¹

porÛwnywane w†bramce logicznej

AND. Wykrycie zmiany powoduje

wystawienie stanu logicznego 1†na

wyjúciu bloku wyzwalania.

buforowej, a†takøe odliczanie cza-

su, jaki ma up³yn¹Ê miÍdzy wy-

zwoleniem uk³adu a†zakoÒczeniem

zbierania danych.

W†opisywanym oscyloskopie

uk³ad steruj¹cy odpowiada takøe

za kontrolÍ odczytu danych z†pa-

miÍci buforowej po dokonaniu

pomiaru.

Podstawowym elementem blo-

ku sterowania jest 16-bitowy licz-

nik adresowy ( rys. 6 ), zliczaj¹cy

w†przÛd. Jego inkrementacja

nastÍpuje pod wp³ywem sygna³u

WR (powoduj¹cym jednoczeúnie

zapis do pamiÍci). W†ten sposÛb

generowany jest adres zapisu dla

pamiÍci SRAM. Sygna³ WR jest

ustawiany podczas procedury ze-

rowania, co przygotowuje uk³ad

do zebrania nowych prÛbek. Drugi

licznik 16-bitowy zlicza w†dÛ³.

Podczas zerowania jest on ³adowa-

ny liczb¹ prÛbek, jakie powinny

byÊ zapisane po wyzwoleniu po-

miaru. Jest on uruchamiany przez

sygna³ trigger pochodz¹cy z†opisa-

nego wyøej uk³adu wyzwalania.

Kiedy zawartoúÊ licznika osi¹gnie

zero, sygna³ WR jest zerowany

i†koÒczy siÍ faza zapisu do pamiÍ-

ci. Ostatnie 65536 prÛbek jest

dostÍpnych w†pamiÍci, a†ostatnia

zawartoúÊ licznika adresu (adres

ostatniej prÛbki) jest przechowy-

wana w†specjalnym rejestrze.

Multipleksery wejúÊ

Wejúcia cyfrowe i†analogowe

mog¹ byÊ wybierane dla kaødego

kana³u niezaleønie. S³uø¹ do tego

multipleksery wejúÊ. Ze wzglÍdu

na zmniejszenie liczby uk³adÛw

scalonych i†zachowanie duøej

szybkoúci pracy multipleksery zo-

sta³y zintegrowane wewn¹trz uk³a-

du FPGA - QL3025 firmy Quick-

Logic.

Wyzwalanie

Uk³ad wyzwalania jest w†pe³ni

cyfrowy. Zosta³ on zrealizowany

jako blok cyfrowy w uk³adzie

FPGA. Kaødy kana³ ma niezaleøny

blok wyzwalania, a†sygna³ trigger

dla ca³ego uk³adu jest wytwarzany

jako iloczyn logiczny sygna³Ûw ze

wszystkich czterech kana³Ûw.

Schemat blokowy systemu wy-

zwalania pokazano na rys. 5 .

Warunkiem wyzwolenia moøe

byÊ zarÛwno zgodnoúÊ bitÛw z†za-

danym wzorcem jak i†wyst¹pienie

zbocza sygna³u. Generowane s¹

oba sygna³y wyzwalaj¹ce, a†na-

stÍpnie podlegaj¹ multipleksowa-

niu (multiplekser sterowany jest

Sterowanie

Uk³ad sterowania jest rÛwnieø

zintegrowany w FPGA. Podstawo-

wym zadaniem uk³adu steruj¹cego

jest dostarczanie sygna³Ûw adre-

sowych do zewnÍtrznej pamiÍci

Elektronika Praktyczna 10/2003

Cyfrowy oscyloskop/analizator stanów logicznych

Rys. 6. Schemat blokowy systemu sterowania

øona przez jedn¹ z†wartoúci: 3,

3,125, 4, 5, 5,3125, 6, 6,25 lub

8 za pomoc¹ wbudowanej pÍtli

PLL. Poniewaø w†systemie po-

trzebny jest sygna³ zegarowy 100

MHz, skorzystano z†kwarcu 16

MHz i†mnoøenia przez 6,25. Jitter

tego uk³adu jest bardzo ma³y i†nie

przekracza 70 ps.

OprÛcz sygna³u zegara wewnÍt-

rznego oscyloskop moøe korzystaÊ

rÛwnieø z†zewnÍtrznego zegara

o†czÍstotliwoúci nieprzekraczaj¹cej

100 MHz. Wejúcie tego sygna³u jest

buforowane i†wyposaøone w†trans-

lator poziomÛw 5†V†na 3,3 V.

CzÍstotliwoúÊ sygna³u zegara

(wewnÍtrznego lub zewnÍtrznego)

moøe byÊ dzielona wewn¹trz uk³a-

du FPGA przez 2, 5, 10, 20, 50

lub 100. Moøliwe teø jest korzys-

tanie z†zegara o†maksymalnej czÍs-

totliwoúci. Przetworniki ADC nie

osi¹gaj¹ pe³nej dok³adnoúci przy

prÍdkoúciach poniøej 1†MHz, lecz

moøna pod³¹czyÊ zewnÍtrzne wol-

niejsze przetworniki przez z³¹cze

analizatora stanÛw logicznych.

Wtedy naleøy skorzystaÊ ze z³¹cza

zewnÍtrznego sygna³u zegarowego.

Kiedy sygna³ WR jest wyzero-

wany, czyli po zakoÒczeniu po-

miaru, na pamiÍÊ SRAM jest

podawany adres pochodz¹cy

z†programowalnych rejestrÛw ad-

resowych, a†w†rejestrach danych

odwzorowywana jest zawartoúÊ

zaadresownych komÛrek pamiÍci

(s³owa). W†ten sposÛb realizowa-

ny jest odczyt prÛbek przez port

mikrokontrolera.

zycji w†pamiÍci (zasada dzia³ania

uniemoøliwia korzystanie w†ten

sposÛb z†pamiÍci SDRAM, ponie-

waø s¹ one podzielone na wiersze,

kolumny i†banki).

W pamiÍci synchronicznej na-

leøy podawaÊ wszystkie sygna³y

(danych, adresu i†sterowania) syn-

chronicznie z aktywnym zboczem

sygna³u zegarowego. Zastosowanie

sygna³u zegarowego umoøliwia po-

tokow¹ pracÍ uk³adu pamiÍci. Na

przyk³ad wynik polecenia odczytu

pojawia siÍ na wyjúciu dopiero po

dwÛch cyklach - dziÍki temu

moøna by³o podnieúÊ maksymaln¹

czÍstotliwoúÊ zegara do 117 MHz.

Jeøeli szybkoúÊ prÛbkowania

mia³aby byÊ wyøsza, konieczne

by³oby skorzystanie z†dwÛch lub

wiÍkszej liczby pamiÍci bufora

prÛbek. Wtedy strumieÒ danych

jest demultipleksowany na wiÍcej

wolniejszych strumieni i†np. pa-

rzyste prÛbki trafiaj¹ do pierwsze-

go uk³adu pamiÍci, a†nieparzyste

do drugiego.

Zasilanie

W†uk³adzie niezbÍdne s¹ trzy

rÛøne napiÍcia zasilania: 3,3†V,

12†V, -12 V. Poniewaø dostarczanie

wszystkich napiÍÊ do uk³adu by-

³oby k³opotliwe, skorzystano z†nie-

wielkich zintegrowanych przetwor-

nic impulsowych. NapiÍcie 3,3

V†zapewnia uk³ad LM2825N-3.3 fir-

my National Semiconductor, a†wy-

sokie napiÍcia dla elektroniki ana-

logowej generowane s¹ przez prze-

twornicÍ PT5061A firmy Texas

Instruments. Uk³ad oscyloskopu po-

biera pr¹d o†natÍøeniu ok. 1†A†ze

ürÛd³a zasilania 5†V.

PamiÍÊ buforowa SRAM

ZawartoúÊ pamiÍci w†matrycy

FPGA nie jest wystarczaj¹ca do

zbudowania dobrego oscyloskopu,

wiÍc skorzystano z†pamiÍci ze-

wnÍtrznej. FunkcjÍ tÍ pe³ni uk³ad

IDT 71V632, pierwotnie zaprojek-

towany jako pamiÍÊ cache dla

procesorÛw serii Pentium i†Po-

werPC. Wiele moøliwoúci tego

uk³adu, jak tryb burst lub oddziel-

ne bramkowanie zapisu poszcze-

gÛlnych bajtÛw, nie jest wyko-

rzystanych w†tym zastosowaniu.

Uk³ad IDT to statyczna pamiÍÊ

synchroniczna. Ten typ pamiÍci

jest stosunkowo rzadko stosowany,

lecz tam, gdzie istotny jest krÛtki

czas dostÍpu i†szybki transfer da-

nych, jego osi¹gi s¹ niedoúcignio-

ne. Wszystkie szybkie pamiÍci s¹

synchroniczne (do tej grupy naleø¹

takøe popularne pamiÍci dyna-

miczne SDRAM), a†ich architektu-

ra zapewnia dodatkowo natych-

miastowy dostÍp do dowolnej po-

Interfejs szeregowy

Na p³ytce znajduje siÍ jeden

port RS232 obs³ugiwany przez mik-

rokontroler Texas Instruments

MSP430F149. Dane s¹ wymieniane

z†komputerem wed³ug prostego pro-

toko³u przy szybkoúci 115,2 kbps.

Kontroler poúredniczy miÍdzy por-

tem RS232, a†8-bitow¹ szyn¹ da-

nych (takøe wyprowadzon¹ na od-

dzielne z³¹cze) ³¹cz¹c¹ go z†matry-

c¹ FPGA. Do jego zadaÒ naleøy

takøe programowanie wzmacniaczy

PGA oraz prze³¹czanie umieszczo-

nych pod z³¹czami BNC diod

úwiec¹cych (poprzez magistralÍ I 2 C).

Zegar

Sygna³ zegara systemowego jest

generowany przez uk³ad Vaishali

VT98521 (produkowane rÛwnieø

przez firmÍ TLSI). Jest to jedno-

uk³adowy generator przebiegÛw

prostok¹tnych o†wysokiej czÍstot-

liwoúci. Moøe on wspÛ³pracowaÊ

z†rezonatorem kwarcowym. CzÍs-

totliwoúÊ jego sygna³u jest mno-

Elektronika Praktyczna 10/2003

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika: