Verilog HDL cz.1 i 2.pdf

VerilogHDL

częśćIiII

PodstawowecechyizastosowaniajęzykaVerilog

UmoŜliwiaopisywaniezłoŜonychukładówcyfrowychnawysokim

poziomieabstrakcji(podobniejakjęzykVHDL)

PodobniejakinnejęzykiHDLdlaukładówcyfrowych,moŜebyć

stosowanyzarównodomodelowaniajakisyntezy

PoziomabstrakcjijestprawietakwysokijakwjęzykuVHDL,alenieco

niŜszy– małykrokwkierunkujęzykówtypuABEL

MoŜliwyjestzarównoopisbehawioralny(funkcjonalny),strukturalny

(komponentowy,hierarchiczny)jakidowolnyopismieszany,będącyich

kombinacją

OpartyczęściowonaskładnijęzykaC

Jestjęzykiemprzenośnym,obsługiwanymprzezrozmaite

oprogramowanie:

¡ Dobudowaniaaplikacjiwoparciuoukładyprogramowalne,np.,ActiveHDL,

Synopsys,Synplify,ispLever,MaxPlus

¡ DoprojektowaniaisymulacjicyfrowychukładówASIC,np.Synopsys,Envisia,

VerilogXL,SiliconEnsemble

SposobyopisusprzętuwjęzykuVerilog

Opisbehawioralny(funkcjonalny)

Opisalgorytmiczny,wykorzystującywysokopoziomowekonstrukcje

językaVerilog

Opisstrukturalny:

¡ Gatelevel – opisnapoziomiebrameklogicznychorazelementarnych

komórekcyfrowychdefiniowanychprzezuŜytkownika(UDP)

¡ Switchlevel – opisnatranzystorówjakokluczyorazpojemnościjako

elementówpamiętających

¡ Opishierarchiczny,wielopoziomowy,RTL

Ogólnastrukturamodułu

module jk_flop_case(j,k,clock,rst,q,qb);

nagłówekmodułu

input j,k,clock,rst;

output q,qb;

reg q;

deklaracjesygnałów

zewnętrznychiwewnętrznych

częśćkombinacyjna–

przypisaniaciągłe

assignqb=~q;

always@(posedgeclockorposedgerst)

begin

if(rst==1'b1)

q = 1'b0;

else

case({j,k})

2'b00:q=q;

2'b01:q = 1'b0;

2'b10:q = 1'b1;

2'b11:q = ~q;

endcase

częśćsekwencyjna–

blokiproceduralne

end

endmodule

koniecmodułu

module

StanylogiczneiwyraŜenia

Dopuszczalnestanylogiczne

¡ Stanwysoki(1)

assignhigh=1'b1;

Stanniski(0)

wirelow=1'b0;

Stannieokreślony(x)

bus=4'bx;

¡ Stanwysokiejimpedancji(z)

tbus=16'bz

ElementyskładowewyraŜeń:

¡ Sygnały

¡ Zmienne

Stałe

Operatory

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika: